HL-SZXT 数字系统实验平台 

一、系统组成

1、电源： 交流输入：220V±10% 、50Hz

      固定直流输：出5V/2A、±12V/0.5A ；

2、手动单脉冲电路2组：每组可同时输出正负两个脉冲，脉冲幅值为TTL电平。

3、连续脉冲源：0～100KHz。

4、固定频率脉冲源4路，输出为TTL电平：1Hz、8Hz、32Hz、1KHz；

5、时序脉冲发生电路及启停控制电路。可产生四路脉冲信号，脉冲周期与输入的时钟信号相同，四个脉冲之间依次相差1个输入时钟周期。

6、10位逻辑电平输入开关：可输入低电平‘0’、高电平‘1’（为正逻辑）。

7、10位逻辑电平指示灯：指示灯亮表示高电平‘1’，指示灯灭表示低电平‘0’。

8、数码管显示：四位由七段LED数码管组成的BCD码译码显示电路，及1位七段LED数码管。供数字钟、日历等实验显示用。

9、扬声器及驱动电路。可用作时钟报时、报警及音乐演奏的发声装置。

10、可变电位器3只，阻值分别22K，50K，100K。

11、BCD拔码开关2组

12、逻辑笔

13、基本门电路实验区：面板上画有电路原理图。

（1）JK触发器4组    （2）D触发器4组  （3）与门4组

（4）或门4组   （5）与非门4组   （6）异或门4组

（7）四输入与非门2组  （8）非门6组   （9）NE555电路1组

14、开放实验区，用于扩展实验、课程设计使用。

（1）20芯圆孔插座只，16芯圆孔插座2只，14芯圆孔插座2只，8芯圆孔插座1只

（2）分立元件接插区，可接插电阻、电容、稳压管、二极管、三极管等元器件，方便扩展。

15、EDA实验单元，采用大容量的Altera FPGA芯片EP5CSEMA5作为核心板。

16、EP5CSEMA5核心板资源：

（1） FPGA核心器件：Cyclone V SoC 5CSEMA5F31C6 Device，85K可编程逻辑资源LEs, 内嵌4450K个存储器模块，6 个高性能分数分频Fractional PLLs, 2个硬核内存控制器；

（2）支持64MB (32Mx16)SDRAM控制器；

（3）支持多端口1GB (2x256Mx16)DDR3 SDRAM控制器（高达533 MHZ的DDR3 、集成ECC支持）；

（4）基于ARM的硬核处理器系统(HPS)：内置800 MHz, 双核ARMCortex™-A9 MPCore™ 处理器；512-KB共享L2高速缓存；64 KB的Scratch片内RAM；

（5）嵌入式USB-Blaster II (JTAG)配置电路和电缆（通用B型USB接口）；支持EPCS128闪存(PFL)配置；

（6）两个 USB 2.0 Host 接口；一个USB转UART 接口；支持10/100/1000 千兆以太网接口；带有PS/2 鼠标/键盘接口；带有IR 收发器

（7）配备两个40-pin扩展接口；一个10-pin ADC输入；一个 LTC 链接器(支持(SPI) 主控器,I2C 协议传输和通用IOpin )；4 个用户自定义按钮 (FPGA x4)；10 个用户自定义开关(FPGA x10)；11 用户自定义LEDs (FPGA x10 ; HPS x 1)；2个硬核处理器系统按钮；6个七段数码管；

（8）24-bit VGA显示输出；

（9）音频部分：支持24-bit 音频编码，带有line in、out、microphone输入接口；

（10）硬核处理器系统带有三轴加速度传感器

（11）12V DC输入

二、实验项目

（一）数字电路实验

1、门电路的逻辑功能及测试实验

2、组合逻辑电路（半加器、全加器及逻辑运算）实验

3、触发器实验（一） R-S、D、JK

4、触发器实验（二） 三态输出触发器、锁存器

5、时序电路测试与研究

6、集成计数器及寄存器实验

7、译码器和数据选择器实验

8、波形产生器及单稳态触发器实验

9、555时基电路实验

可选做如下实验

10、晶体管开关特性、限幅器与钳位器实验

11、TTL门电路参数测试实验

12、CMOS门电路测试实验

13、A/D、D/A转换电路实验

14、时序电路应用实验

15、四路优先电路实验

16、智力竟赛抢答器实验

17、电子秒表实验

18、3位半直流数字电压表实验

19、数字频率计实验

20、拔河游戏机实验

21、随机存储器及其应用实验

22、8路抢答器电路设计实验

23、数字钟电路的设计实验

24、交通灯控制逻辑电路设计实验

25、汽车尾灯控制电路

26、篮球竞赛30S计时器

（二）EDA器件开发设计实验

1、 单元电路设计实验：

实验1.1  组合逻辑3-8译码器的设计

实验1.2  半加器

实验1.3  全加器

实验1.4  全减器

实验1.5  4位向量加法/减法器

实验1.6  向量乘法器

实验1.7  数据比较器

实验1.8  多路数据选择器

实验1.9  编码器

实验1.10  译码器

实验1.11  二进制码转换成BCD码

实验1.12  BCD码转换成二进制码

实验1.13  BCD码转换成格雷码

实验1.14  组合逻辑电路的设计

实验1.15   简单状态机

实验1.16  串入/并出移位寄存器

实验1.17  并入/串出移位寄存器

实验1.18  多功能寄存器

实验1.19  单脉冲发生器

实验1.20  节拍脉冲发生器

实验1.21  奇偶检验

实验1.22  计数器

实验1.23  7段数码管显示

实验1.24   数字钟

实验1.25  秒表设计实验

实验1.26   VGA接口驱动实验

2、 Nios软核实验： 　

实验2.1   Nios软核的设计

实验2.2   外设模块的设计

实验2.3   Qsys应用系统的生成

实验2.4   Nios II软核验证以及Nios II IDE软件的介绍

实验2.5   Qsys系统的PIO验证

实验2.6   7段数码管显示实验

实验2.7   按键及拨码开关实验

实验2.8  LTC2308 AD转换实验

实验2.9  基于QSYS的uC/OS-II操作系统应用实验

三、实验室配置方案

实验室每人每套配置方案(二人为一组，一组用一张实验桌)

1、HL-SZXT  必配 1台。

2、示波器  自配 1/2台。

3、万用表  自配 1只。

4、实验桌  自配 1/2张。

5、实验椅  自配 1  张。