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十大行业巨头齐聚一起，共同打造小芯片互连标准

导读：芯片巨头们在推动先进工艺的同时，也在全力开发新的封装技术，将多颗不同工艺、不同功能的小芯片，通过2D、2.5D、3D等各种方式，整合在一起，更灵活地制造大型芯片。

　　3月2日，ASE、AMD、ARM、Google云、Intel、Meta(Facebook)、微软、高通、三星、台积电十大行业巨头联合宣布，成立行业联盟，共同打造小芯片互连标准、推进开放生态，并制定了标准规范“UCIe”。

　　UCIe标准的全称为“Universal Chiplet Interconnect Express”(通用小芯片互连通道)，在芯片封装层面确立互联互通的统一标准。

　　UCIe 1.0标准定义了芯片间I/O物理层、芯片间协议、软件堆栈等，并利用了PCIe、CXL两种成熟的高速互连标准。

　　该标准最初由Intel提议并制定，后开放给业界，共同制定而成。

　　UCIe标准面向全行业开放，相关白皮书已提供下载，规范也可以联系UCIe联盟获得。

　　随着行业、技术的变化，传统单一工艺、单一芯片的做法难度和成本都越来越高，亟需变革。

　　数据显示，10nm芯片的设计成本为1.744亿美元，7nm芯片飙升到2.978亿美元，5nm芯片更是高达5.422亿美元，即便是行业巨头也越来越吃力。

　　为此，芯片巨头们在推动先进工艺的同时，也在全力开发新的封装技术，将多颗不同工艺、不同功能的小芯片，通过2D、2.5D、3D等各种方式，整合在一起，更灵活地制造大型芯片。

　　AMD目前的锐龙、霄龙处理器，Intel未来的酷睿、至强处理器，都是典型的小芯片。

　　Intel Ponte Vecchio计算加速卡更是集大成者，4844平方毫米的空间内封装了多达63个Tile小芯片单元，使用五种不同的制造工艺，晶体管总数超过1000一个。

　　当然，以往的小芯片封装都是各家厂商自行其是，而新的UCIe标准规范，让不同厂商的小芯片互通成为可能，允许不同厂商、不同工艺、不同架构、不同功能的芯片进行混搭，x86、ARM、RISC-V集成在一起也不是不可能。

　　事实上，就在日前，Intel明确提出要推动开放的小芯片平台，并横跨包括但不限于x86、ARM、RISC-V等多样化指令集，打造模块化产品。

　　显然，Intel当时说的就是这个UCIe联盟。

　　原标题:AMD、ARM、Intel、高通、三星、台积电等十巨头在一起！打造小芯片互通规范